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28 nm Device Portfolio
Stratix V GS FPGA Features
Maximum Resource Count for Stratix V GS FPGAs (0.85 V) 1
5SGSD3
5SGSD4
5SGSD5
5SGSD6
5SGSD8
ALMs
LEs (K)
Registers
M20K memory blocks
M20K memory (Mb)
MLAB memory (Mb)
Variable-precision
DSP blocks
18 x 18 multipliers
89,000
236
356,000
688
13
2.72
600
1,200
135,840
360
543,360
957
19
4.15
1,044
2,088
172,600
457
690,400
2,014
39
5.27
1,590
3,180
220,000
583
880,000
2,320
45
6.71
1,775
3,550
262,400
695
1,049,600
2,567
50
8.01
1,963
3,926
Global clock networks
Regional clock networks
Design security
I/O voltage levels supported (V)
I/O standards supported
16
92
3
1.2, 1.5, 1.8, 2.5, 3.3 2
LVTTL, LVCMOS, PCI, PCI-X, LVDS, mini-LVDS, RSDS, LVPECL, Differential SSTL-15, Differential SSTL-18,
Differential SSTL-2, Differential HSTL-12, Differential HSTL-5, Differential HSTL-18, SSTL-15 (I and II),
SSTL-18 (I and II), SSTL-2 (I and II), 1.2 V HSTL (I and II), 1.5 V HSTL (I and II), 1.8 V HSTL (I and II)
LVDS channels, 1.4 Gbps
(receive/transmit)
108
174
174
210
210
Embedded DPA circuitry
OCT
3
Series, parallel, and differential
Transceiver count
(14.1 Gbps)
PCIe hard IP blocks (Gen3)
24
1
36
1
36
1
48
2
48
2
Memory devices supported
DDR3, DDR2, DDR, QDR II, QDR II+, RLDRAM II, RLDRAM 3
1
2
All data is correct at the time of printing, and may be subject to change without prior notice. For the latest information, please visit www.altera.com .
3.3 V compliant, requires a 3 V power supply.
Altera Product Catalog
?
2013
?
www.altera.com
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